home *** CD-ROM | disk | FTP | other *** search
/ NetNews Offline 2 / NetNews Offline Volume 2.iso / news / comp / sys / amiga / programmer / 6441 < prev    next >
Encoding:
Internet Message Format  |  1996-08-05  |  3.2 KB
  1. Path: lou.teclink.net!usenet
  2. From: rad@teclink.net (rad)
  3. Newsgroups: comp.sys.amiga.programmer
  4. Subject: Re: Processors
  5. Date: 28 Mar 1996 04:40:44 GMT
  6. Organization: TECLink Internet Services: info@TECLink.Net
  7. Message-ID: <2862.6660T1334T2954@teclink.net>
  8. References: <4iri6d$lim@columba.udac.uu.se> <1665.6656T1237T1226@teclink.net> <4j5rm3$cq9@brachio.zrz.TU-Berlin.DE>
  9. NNTP-Posting-Host: tc1_25.teclink.net
  10. X-Newsreader: THOR 2.2 (Amiga;TCP/IP) *UNREGISTERED*
  11.  
  12. On 25-Mar-96 10:14:27, Philipp Boerker <rawneiha@w350zrz.zrz.TU-Berlin.DE>
  13. wrote:
  14. >rad@teclink.net (rad) writes:
  15.  
  16. >>On 21-Mar-96 12:31:09, Kristofer Maad <m93kma@sabik.tdb.uu.se> wrote:
  17. >>>No, it doesn't. This has been said a thousand times on this and other
  18. >>>newsgroups: The '040 uses a double internal clock _only_ for pipeline
  19. >>>synchronization purposes. No instructions are performed in an odd
  20. >>>number of 80MHz-cycles. The fastest instruction takes one
  21. >>>40MHz-cycle. On the 486, though, the processor is _really_ clock
  22. >>>doubled, so some instructions take only one 66MHz-cycle to complete.
  23.  
  24. >>Ummm, you're only half right.  The integer unit runs at the rated speed;
  25. >>however, the FPU is run at the higher clock rate.  Check out the 68040
  26. >>user's manual and you should see that several FPU instructions take
  27. >>fractional numbers of cycles in the Execution stage... (FDIV 37.5, FMOVE,
  28. >>1.5 or 4.5 FABS, FNEG 4.5)  It has been confirmed by Motorola Engineers on
  29. >>comp.sys.m68k that the FPU is based on the "double" clock.
  30.  
  31. >No, there is no double clock, there is only a clock, that is delayed half a
  32. >cycle. The fractional cycle is only a timing problem that needs the second
  33. >clock for handling! Believe me!
  34.  
  35. Ok, you're going to make this difficult.  First from the 68040 User's manual
  36. MC68040UM/AD Rev. 1 Page 5-2 to 5-3 Table 5-1 "Signal Index":
  37.  
  38. signal name  Mnemonic Function
  39. Bus Clock    BCLK     Clock input used to derive all bus signal timing
  40. Processor Cl PCLK     Clock input used for internal logic timing.  The PCLK
  41.                         frequency is exactly 2x the BCLK frequency.
  42.  
  43. I refered to the PCLK as the "double" clock since the term would be more
  44. meaningful to those not familiar with the data-book.  The CPU speed rating is
  45. the rated BCLK frequency.  Therefor there IS a clock at twice this frequency.
  46. There however is no mention in the user's manual of a clock delayed half a
  47. cycle.  Perhaps you could give a reference for this?
  48.  
  49. Until I see some better explanations for what I've seen, I'll believe the
  50. poster on comp.sys.m68k who was posting from a Motorola site with the uP
  51. division listed in his .sig.  He quite plainly stated that the IU was based
  52. off the BCLK and the FPU was based off the PCLK.  This makes the fractional
  53. timings for some FPU instructions more logical to me.  I would like to know
  54. how exactly integer and fraction cycle instructions can occur simultaneously
  55. without effectively operating at the double clock frequency?
  56.  
  57. ---------------------------------------------------------------------------
  58. - Richard Deken                         EMail: (personal) rad@teclink.net -
  59. - VLSI Design Engineer                         (AuE)      rad@aue.com     -
  60. - Advanced Microelectronics             PGP public key available          -
  61. ---------------------------------------------------------------------------
  62.  
  63.